5月25日，华为正式发表了指导半导体产业发展的新原则——“韬（τ）定律”，引发业界高度关注。（元宝AI生成）
深圳商报首席记者 王海荣
5月25日，在电气电子工程师学会（IEEE）举办的国际电路与系统研讨会（ISCAS 2026）上，华为公司董事、半导体业务部总裁何庭波在题为“半导体新路径探索与实践”的主旨演讲中，发表了指导半导体产业发展的新原则——“韬（τ）定律”。
作为中国企业在全球半导体领域首次提出指导产业发展的新原则，它提出以“时间（τ）缩微”替代“几何缩微”作为半导体与电子系统演进的新指导原则——通过逻辑折叠等创新技术，持续压缩信号传播时延，不断提升晶体管密度，从而实现半导体与电子系统的持续演进。
作为IEEE电路与系统学会的旗舰会议，ISCAS被誉为电路与系统领域全球规模最大的学术会议，是理论、设计与应用领域研究者的顶级交流平台。透过大会的放大效应，“韬（τ）定律”一鸣惊人。受这一标志性技术突破提振，A股半导体产业链相关股票在当天集体爆发。连日来，由“韬（τ）定律”引发的产业发展思考持续升温。
“韬（τ）定律”要取代“摩尔定律”？
在半导体行业里，已经存在了半个多世纪的“摩尔定律”最为人所熟知。这个由英特尔联合创始人戈登·摩尔于1965年提出的大胆论断的核心内容是：集成电路上晶体管数量每18至24个月增加一倍，从而使处理器性能大约每两年翻一倍，同时成本下降为原来的一半。
摩尔定律的技术基础源于平面型集成电路制造工艺，通过光刻技术在硅片上形成晶体管、电阻、电容等元器件。随着光刻精度的提高，元器件密度不断增加，为摩尔定律的实现提供了可能。
近年来，随着晶体管尺寸接近原子级别，继续微缩的难度和成本呈指数级上升，摩尔定律的传统增长模式开始受到限制。
特别是伴随AI时代的到来，AI芯片的更迭和性能要求更是对摩尔定律背后的产业增长逻辑提出了质疑。英伟达CEO黄仁勋此前曾公开表示，摩尔定律已终结，AI芯片效能每3个月翻倍的新规律正在取代传统芯片性能增长逻辑。
事实上，在后摩尔时代，半导体行业在设计和封装技术的创新上一直没有停歇，从中涌现了通过硅通孔、混合键合等技术，将不同功能的芯片层在垂直方向堆叠后实现性能跃升的3D堆叠技术，以及将传统SoC拆分为多个独立功能模块，通过标准化接口实现模块化集成rChiplet技术。但相关技术路径面临着新型散热材料和优化键合工艺、高密度互联的信号完整性和热管理等研发难点。
面对晶体管几何缩微放缓、晶体管成本红利消退等发展困境，如何跨越传统工艺路径的局限，探索出一条全新的可持续演进路线，以满足当下呈指数级攀升的计算性能需求，已成为全球半导体行业亟待攻克的共同难题。
何庭波介绍，华为创新性地提出了“逻辑折叠（LogicFolding）”等核心技术，构建了贯穿器件、电路、芯片到系统层面的多层级协同优化体系。该体系以系统性降低时间常数τ为目标，旨在驱动各层级性能、能效、晶体管密度的持续提升。
其中在器件层面：通过优化晶体管和互连电阻及寄生电容，从物理底层最大限度缩微器件级时间常数τ；在电路层面：通过逻辑折叠技术突破传统平面布局的物理边界，显著缩短关键路径的走线长度并有效降低信号传播的电阻和电容负载，实现晶体管密度和电路性能大幅提升；在芯片层面：通过“软件、架构、芯片”的全栈软硬芯协同设计，基于实际工作负载实现指令流和数据流的细粒度控制，提高系统级并行度和效率，大幅降低端到端执行时间；在系统层面：定义灵衢总线，重构计算系统互联协议，实现超节点的统一内存编址和原生内存语义，大幅降低系统通信时延。
华为此次提出的“逻辑折叠”是否与3D堆叠、Chiplet等先进封装技术类似？有专家指出，两者在物理与逻辑层级上存在本质差异：逻辑折叠属于单片集成（Monolithic 3D），而非封装级集成。逻辑折叠在单晶内部运行，通过极高密度的ILV/MIV，实现了门级（Gate-level）的垂直互连。这种方式完全绕过了die-to-die接口的寄生损耗，消除了对面积和功耗占用极大的接口电路（如TSV土地占用），是真正意义上的计算核心重构。
换言之，“韬（τ）定律”并非要取代摩尔定律，而是在摩尔定律逼近极限之际，为产业提供另一条解题思路：用时间换空间，用成熟工艺做出更高主频、更快连接、更省电力的芯片。
“架构创新”走出“差异化路径”
芯片是数字经济的核心基石，在全球半导体产业格局深度重构与技术范式加速演进的双重背景下，中国半导体产业历经多年战略布局与攻坚克难，已步入一个以“体系化自主、结构化突破、生态化繁荣”为特征的新发展阶段。众多中国企业正通过架构创新走出差异化路径，加快构建自主可控产业链。
去年7月在上海举行的2025世界人工智能大会上，华为首次线下展出昇腾384超节点。该产品基于超节点架构，通过总线技术实现384个NPU之间的大带宽低时延互联，解决集群内计算、存储等各资源之间的通信瓶颈。通过系统工程优化与高效资源调度，在硬件不变的情况下大幅提升了算力利用率，在整体算力上实现了对英伟达同级产品的超越。
何庭波在演讲中透露，在过去6年的实践中，基于“韬（τ）定律”，华为已成功设计并量产了381款芯片，广泛覆盖了千行百业的需求。其中，将于2026年秋季面世的麒麟芯片，率先采用了逻辑折叠技术，性能大幅提升。预计到2031年，基于“韬（τ）定律”的高端芯片晶体管密度将达到1.4纳米制程的同等水平。
“十五五”规划纲要中，明确提出“采取超常规措施，全链条推动集成电路、工业母机、高端仪器、基础软件、先进材料、生物制造等重点领域关键核心技术攻关取得决定性突破”。
通过替代路线+自主研发双轮驱动，“韬（τ）定律”的发布，超越了单纯的技术创新，是中国科技企业从“跟随者”到“路线定义者”的战略转折，彻底打开了后摩尔时代的想象空间。
中国半导体从“跟随”到“定义路线”
横空出世的“韬（τ）定律”，引发了业界关注。
国际知名投资研究机构伯恩斯坦的分析师Qingyuan Lin在5月25日发布的报告中称，华为“韬（τ）定律”是另一个DeepSeek时刻。正如DeepSeek在算法层面的创新鼓励中国加大AI投资，并推动本土AI全栈建设一样，华为的“韬（τ）定律”也将显著增强产业界对投资中国半导体、建设本土半导体全栈的信心。
知名财经评论员刘晓博认为，这是中国在全球半导体领域首次提出指导产业发展的新原则，堪称中国半导体从“跟随”到“定义路线”的里程碑。他解释道，这跟通过先进封装提高芯片性能思路不同，“韬（τ）定律”+逻辑折叠，是单颗芯片内部的架构/电路革命，目标是不用2纳米/1.4纳米工艺，在同一颗裸片上做到等效1.4纳米晶体管密度。
按照这个理论，未来先进芯片制作对于EUV的依赖度将大幅降低。刘晓博认为，未来的芯片，将不再唯“几纳米”论英雄。“韬（τ）定律”将加速国产替代，对上下游进行价值重估。
他指出，这利好国产替代产业链，比如芯片设计、先进封装封测、半导体设备材料等，当然更利好华为的核心供应链企业。
深芯盟半导体产业研究部首席分析师顾正书指出，传统的“几何维度”缩微（缩小栅极间距）已陷入不可逾越的物理与经济摩擦区，算力瓶颈已从“晶体管开关速度”转移至“后端金属互连的信号传输延迟”。从“空间缩微”到“时间缩微”的“韬（τ）定律”不再盲目追求晶体管物理尺寸的极限微缩，而是将系统的信号传输延迟（τ）作为架构与器件优化的第一核心指标。
顾正书解释道，通过提升“体积密度”并实施“时间缩微”，“韬（τ）定律”为全球半导体产业开辟了第三条演进道路。这一范式不仅是对物理极限的防御性突破，更是对制程设备依赖性的主动解构。在受限的供应链环境下，通过逻辑折叠与全栈协同实现的1.4纳米等效性能，将确保高性能计算能力持续增长，为建立自主、自强的半导体技术体系提供坚实的架构支撑。
他认为，“韬（τ）定律”的真正战略价值，在于它允许本土半导体产业利用现有的成熟光刻设备，通过三维空间换取时间的降维打击，交付下一代算力性能。这不仅是物理学上的胜利，更是建立了一条完全自主可控、具备无限延展性的未来计算之路。
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